An array processor design methodology for hard real-time systems /

Guardat en:
Dades bibliogràfiques
OCLC:65631717
Autor principal: Jayasinghe, Jayasinghe Arachchige Kapila Sriyantha, 1960-
Autor corporatiu: Universiteit Twente
Idioma:English
Publicat: [S.l. : s.n., 1991]
Matèries:
Format:

Thesis Monograph

Note that CRL will digitize material from the collection when copyright allows.

Borrow this resource

Item List

Descripció Local Call Number Estat
P-00430161 Disponible